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第一部分集成电路的版图1

第一章　集成电路的版图及其生成1

目录1

1.1本书的版图描述2

1.1.1点的描述2

1.1.2版图描述4

1.1.3各层的简单观察4

1.1.4复合版图5

1.1.5版图变量和位移5

1.2考虑NMOS介体6

1.2.2基色及它们间的相互作用7

1.2.3最小尺寸和最小间距7

1.2.1单位和简单设计规则7

1.2.4设计规则在硅编译方面的微小作用8

1.2.5硅领域中另外的能力9

1.2.6更简明的表示法和程序设计语言10

1.3基本组件：一种硅机器语言11

1.3.1反相器11

1.3.2一个反相器的电特性12

1.3.3反相器的版图14

1.3.4反相器的变种：NAND门17

1.3.5反相器的另一变种：NOR门20

1.3.6 NAND门与NOR门的比较21

1.3.7从冠军NOR门到可编程序逻辑阵列22

1.4象晶体那样形成的版图的效率24

1.4.1连线情况26

1.4.3可编程序逻辑阵列的核心：可编程序NOR平面27

1.4.2多重晶体27

第二章　版图的表现与分析和其它信息35

2.1计算的三个R35

2.1.1表现的作用36

2.1.2什么是一个好的表现？36

2.1.3综合的表达式与表现相分离37

2.1.4一种推荐的版图表现37

2.1.5版图描述和表现之间的差别38

2.1.6检查表现的实体38

2.2.1表现的阐明：数据类型和实体39

2.2.2主要的五种数据类型39

2.2数据类型：表现的核心39

2.2.3数据类型结构1：串（Strings），数组（Arrays），表（Lists）43

2.2.4数据类型结构2：记录或笛卡儿积46

2.2.5关于BOX和POLYGON以及表现的作用的进一步说明49

2.2.6版图最小边界框（MBB）的作用50

2.2.7多边形的MBB与框的集合51

2.2.8嵌套类型表达式：多笔绘图仪的一个例子56

2.3版图类型和可变类型59

2.3.1类型结构3：变量，一种必要的不确定性59

2.3.2 LAYOUT类型63

2.3.3版图分析示例65

2.4版图的一般取向69

2.4.1 类型LAYOUT的修改及其适应矩阵的有关函数73

2.5.1适应更多的绘图仪和集成电路制造77

2.5过程类型和广义绘图77

2.5.2类型结构符4：过程或者动词78

2.5.3普遍化的PLOT过程82

2.5.4版图制造83

2.6版图的其它表现87

2.6.1线性表现的巨大耗费88

2.6.2执行时间的耗费88

2.6.3存储空间的耗费89

2.6.4存储空间共享和版图的规则性89

2.6.5数据共享的例子：4K RAM89

2.6.6数据共享和分析的耗费91

2.6.7时间领域的数据共享92

2.6.8将MBB计算从分析转变为综合92

2.6.9磁盘使用：引入LAYOUT的SWAPPABLE操作符98

2.6.10线性表现与递归表现的比较101

2.7交互式的图形：关于版图分析的更多的例子102

2.7.1交互式图形编辑器概述102

2.7.2目标的初始建立102

2.7.3审视参数及其规定104

2.7.4选择过程108

2.7.5修改操作符116

2.7.6不断提供给用户信息117

2.7.7在交互式图形中的颜色118

2.7.8“线”多边形的一个简便的规定118

2.7.9交互式图形之优劣122

3.1同步逻辑的概述和基本语义学126

第三章　同步逻辑语言：一种行为描述126

第二部分集成电路的行为126

3.1.1二类方程式：“＝”与“=next”的比较130

3.1.2计算中的时域提供了矛盾的容限131

3.1.3毛刺：竞态或矛盾的微妙形式132

3.1.4“=next”方程式是如何抑制竞态条件和毛刺的134

3.1.5硅中单元存储器的实现136

3.2使同步逻辑语言形式化138

3.2.1同步逻辑的数据类型和操作符139

3.2.2数据类型SIGNAL141

3.2.3目标与源数据的比较：ICL中的“@”操作符142

3.2.4对SIGNAL的操作149

3.2.5关于SIGNAL_EXPR和EQUATION的操作151

3.3同步逻辑模拟152

3.3.1 EQUATION和求值的次序153

3.3.2 SIMULATE过程161

3.3.3为SIMULATE规定INPUT、OUTPUT和DONE参数163

3.3.4小结169

第四章　用可编程序逻辑阵列实现同步逻辑170

4.1 SIGNAL_EXPR的分离形式170

4.1.1利用NOR_PLANE和反相器实现DF172

4.1.2从SIGNAL_EXPR到分离形式的翻译174

4.1.3一个宽松的结尾：在DF_EXPR和SIGNAL_EXPR中表示TRUE179

4.1.4一种可能的不需代价的优化方法181

4.2从EQUATIONS到PLA_LOGIC182

4.2.1翻译184

4.2.2符号的和工作的PLA187

4.2.3更仔细地考察工作的PLA188

4.2.4嗣后内容简介192

第五章　经过组织的同步逻辑194

5.1组织了的、或层次式的功能描述194

5.1.1同步逻辑的组织化的描述：LOGIC_CELL195

5.2所有的LOGIC_CELL符号，类型NAME和链操作符200

5.2.1类型NAME和名称的形成200

5.2.2利用NAME从LOGIC_CELL提取接口信号201

5.2.3链或阵列操作符202

5.2.4 NAME和子LOGIC_CELL203

5.2.5对于完全LOGIC_CELL描述语言所必要的细小语法规则204

5.3一个完好的LOGIC_CELL的必要和充分条件212

5.3.1关于LOGIC_CELL完好性的另一个条件215

5.3.2朝着从LOGIC_CELL到版图的翻译224

第三部分硅编译225

第六章　版图和逻辑之间的结合225

6.1版图CELL：规约和表现226

6.1.1 PORT数据类型227

6.1.2版图CELL数据类型228

6.1.3规约1和2：端口排序229

6.1.4规约3：内部的端口229

6.1.5例子230

6.1.6 CELL的基本代数240

6.1.7更仔细地看一下规约243

6.1.8用于我们编译器的CELL规约246

6.2“单边”单元的聚合248

6.2.1颜色变化249

6.2.2关于端口的应用操作符250

6.2.3封闭电源251

6.2.4 CELL集合的布局253

6.2.5完成单边单元的聚合255

6.2.6从LOGIC-CELL到版图CELL的翻译264

6.2.7例：计数器的一个十分递归的实现265

6.3硅汇编程序和可工作PLA的概述267

6.3.1细小单元269

6.3.2细小单元的规约270

6.3.3“微型”（micro）布线：单元对接和TOWER操作符270

6.3.4关于单元的垂直列的策略272

6.3.5影响SIGNAL的一个强有力的聚合操作符273

6.3.6灵活的NOR门单元的高层次描述274

6.3.7电源布线275

6.3.8“硅震动”（silicon Quakes），应力和故障线277

6.3.9 PLA的结构284

6.3.10二维的硬化286

第七章　重新组织的逻辑及其对版图的影响291

7.1 LOGIC_CELL最优化：消除“无关紧要”的方程式291

7.1.1逻辑变量的处理：INDIRECT和FRESH292

7.1.2设置一个SIGNAL的INDIRECT字段294

7.1.3从一个LOGIC_CELL消除无关紧要的方程式295

7.2接口考虑：在FRESH中的STANDARDIZE操作符301

7.2.1另一种最优化：MINIMIZE_OUTPUTS305

7.2.2另一个最优化：消除不为时钟控制的方程式308

7.3层次式编辑操作313

7.3.1基本的编辑操作符313

7.3.2PURE_CLOCK操作符的作用319

7.3.3电性能和PURE_CLOCK操作符322

7.4编辑操作应用的局部化324

7.4.1例：编辑弱光器LOGIC_CELL334

第八章　更紧密的单元聚合：四边单元346

8.1 为什么还要考虑四边单元：互连的动力学347

8.2 四边单元的规约和“顶角”（corners）的引入348

8.2.1关于所有单元聚合的一般策略349

8.2.2顶角：通信需要的一种表现352

8.3四边单元聚合的总的程序结构354

8.3.1ABUT操作符；最低级的聚合操作符355

8.3.2与ROUTE一起应用ABUT以获得PACK的效果357

8.4 ROUTE操作符358

8.4.1 ROUTE的扫描线的实现361

8.4.2完全互连的保证367

8.5 CONS：单元对的完全聚合368

8.5.1 CONS有若干选择369

8.5.2 CONS的两个作用371

8.5.3 CONS读入四个参数371

8.6 CELL4：在四边单元中的LOGIC_CELL的实现373

8.7满足最后一组外部需要377

8.8通过引入压焊块的最后完成380

9.1 电阻、电容和时间385

第九章　电学模型385

9.1.1 一个语义的类型区别：PRIVATE类型结构387

9.1.2类型TIME389

9.2电岛的模型：类型LOAD390

9.2.1 电岛的简化模型391

9.2.2每个LOAD造成一个延迟时间393

9.2.3将LOAD连接在一起394

9.3逻辑的依赖关系：类型NODE397

9.3.1将电学模型结合到版图CELL类型399

9.3.2CELL对接过程404

9.4时钟模型419

9.4.1时钟“人为地”依赖于别的信号420

9.4.2 CELL中的时钟423

9.5.1连接相应的PORT425

9.5对接过程使得电学模型扩展425

9.5.2连接时钟426

9.5.3由于对接而隔离的NODE426

9.5.4 ABUT中的最后步骤428

9.6递归的电性能上的简化429

9.6.1在DEPENDENCIES上的FRESH发生的简化430

9.6.2完全多数的依赖关系FRESH操作符和压缩433

9.6.3还有一个细节：关于CLOCKS的COMPACT435

9.6.4简化的完整性436

9.6.5报告一个芯片的电性能441

9.6.6一些结果445

后记447

参考文献450